R
DDR2 SDRAM SODIMM
Table 3-5:
SDRAM Interface Signal Descriptions (Continued)
SODIMM
Front
117
119
121
123
125
127
129
131
133
135
137
139
141
143
145
147
149
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
Signal
DDR2_VCC1V8
No connect
GND
DQ32
DQ33
GND
DQS4_B
DQS4
GND
DQ34
DQ35
GND
DQ40
DQ41
GND
DM5
GND
DQ42
DQ43
GND
DQ48
DQ49
GND
No connect
GND
DQS6_B
DQS6
GND
DQ50
DQ51
GND
DQ56
DQ57
FPGA Pin (1)
NC
NC
NC
AB28
AA28
NC
AK27
AK28
NC
AG28
AH28
NC
AG25
AG27
NC
AD24
NC
AE27
AE26
NC
AN14
AP14
NC
NC
NC
AD11
AD10
NC
AB10
AA10
NC
AC8
AB8
FPGA
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
SODIMM
Back
118
120
122
124
126
128
130
132
134
136
138
140
142
144
146
148
150
152
154
156
158
160
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164
166
168
170
172
174
176
178
180
182
Signal
DDR2_VCC1V8
No connect
GND
DQ36
DQ37
GND
DM4
GND
DQ38
DQ39
GND
DQ44
DQ45
GND
DQS5_B
DQS5
GND
DQ46
DQ47
GND
DQ52
DQ53
GND
CK1
CK1_B
GND
DM6
GND
DQ54
DQ55
GND
DQ60
DQ61
FPGA Pin (1)
NC
NC
NC
AK26
AF28
NC
AF24
NC
AE28
AJ27
NC
AC25
AC24
NC
AJ26
AH27
NC
AD26
AD25
NC
AN13
AM13
NC
AG10
AG11
NC
AP12
NC
AA8
AA9
NC
AC10
AC9
FPGA
In/Out
In/Out
In/Out
Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
Out
Out
Out
In/Out
In/Out
In/Out
In/Out
Virtex-5 FPGA ML555 Development Kit
UG201 (v1.4) March 10, 2008
37
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